在IEDM 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装的路线图，就像英特尔去年透露的那样。这些庞然大物将来自于单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发在单片硅片上集成 2000 亿个晶体管的芯片。为了实现这一目标，该公司重申正在致力于 2 纳米级 N2 和 N2P 生产节点以及 1.4 纳米级 A14 和 1 纳米级 A10 制造工艺，预计将于 2030 年完成。
此外，台积电预计封装技术（CoWoS、InFO、SoIC 等）将取得进步，使其能够在 2030 年左右构建封装超过一万亿个晶体管的大规模多芯片解决方案。
近年来，由于芯片制造商面临技术和财务挑战，尖端工艺技术的发展有所放缓。台积电面临着与其他公司相同的挑战，但这家全球最大的晶圆代工厂有信心，随着台积电推出其 2nm、1.4nm 和 1nm 节点，它将能够在未来五六年内在性能、功率和晶体管密度方面提升其生产节点。
Nvidia的 800 亿个晶体管 GH100 是市场上最复杂的单片处理器之一，根据台积电的说法，很快就会有更复杂的单片芯片，拥有超过 1000 亿个晶体管。但构建如此大型的处理器变得越来越复杂和昂贵，因此许多公司选择多芯片设计。例如，AMD 的 Instinct MI300X 和英特尔的 Ponte Vecchio 由数十个小芯片组成。
据台积电称，这种趋势将持续下去，几年后，我们将看到由超过一万亿个晶体管组成的多芯片解决方案。但与此同时，单片芯片将继续变得复杂，根据台积电在 IEDM 上的演讲之一，我们将看到拥有多达 2000 亿个晶体管的单片处理器。
台积电及其客户必须同步开发逻辑技术和封装技术，前者为后者提供密度改进，这就是为什么该公司将生产节点的演变和封装技术都包含在同一张幻灯片上的原因。