楷登电子今日宣布，其面向 TSMC N7、N6 和 N5 工艺技术 PCI Express®(PCIe®)5.0 规范的 PHY 和控制器 IP 在 4 月举行的业界首次 PCIe 5.0 规范合规认证活动中通过了 PCI-SIG® 的认证测试。Cadence® 解决方案经过充分测试，符合 PCIe 5.0 技术的 32GT/s 全速要求。该合规计划为设计者提供测试程序，用以评估系统级芯片(SoC)设计的 PCIe 5.0 接口是否会按预期运行。
面向 PCIe 5.0 技术的 Cadence IP 包括 PHY、配套控制器和验证 IP(VIP)，主要用于高带宽超大规模计算、网络和存储应用的系统级芯片设计。利用 Cadence 针对 PCIe 5.0 架构的 PHY 和控制器子系统，客户可以设计出功耗极低的系统级芯片，并加快产品上市速度。
“我们很高兴看到 Cadence 面向 TSMC 先进工艺的全系列 IP 产品实现 PCIe 5.0 协议合规性。”TSMC 设计基础设施管理部副总裁 Suk Lee 表示，“我们与 Cadence 的持续密切合作将帮助双方客户满足严格的功耗和性能要求，并借助基于 TSMC 先进技术带来的领先设计解决方案来加速芯片创新。”
“凭借经过客户验证的最低功耗，符合 PCIe 5.0 规范的 Cadence PHY 和控制器 IP 使客户能够开发出极其节能的系统级芯片。”Cadence 公司全球副总裁兼 IP 部总经理 Sanjive Agarwala 表示，“通过我们的多通道片上子系统解决方案，我们的客户可以看到在与其目标应用相匹配的外形尺寸中实现了 IP 合规性。”
“面向 PCIe 5.0 规范的 Cadence PHY 和控制器测试芯片在 Xgig 训练器和分析仪平台上进行的合规性测试中表现出色，与之前进行的测试结果一致。”VIAVI Solutions 实验室和产品业务部高级副总裁兼总经理 Tom Fawcett 表示，“Cadence 在高带宽超大规模 SoC IP 方面处于领先地位，他们在 PCI-SIG 合规活动中的成功记录表明他们对其解决方案和整个技术的持续信心。”
“英特尔致力于通过开放的 PCI Express 标准进行全行业创新和严格的兼容性测试。”英特尔公司技术计划总监 Jim Pappas 表示，“Cadence 最新的 PHY 和控制器 IP 展示了他们对 PCIe 5.0 性能和与我们第 12 代英特尔酷睿和第 4 代英特尔至强可扩展平台互操作性的承诺。”
“作为 PCI-SIG 的长期成员，Cadence 为 PCIe 技术的发展作出了很大的贡献。”PCI-SIG 主席 Al Yanes 表示，“Cadence 积极参与该合规计划，帮助推动 PCIe 架构的不断普及。”
面向 PCIe 5.0 架构的 Cadence IP 支持 Cadence 的智能系统设计(Intelligent System Design™)策略，助力实现卓越的先进节点系统级芯片设计。面向 TSMC N7、N6 和 N5 工艺技术的 PCIe 5.0 设计套件现已可供授权和交付。面向 TSMC 先进工艺的 Cadence 全系列设计 IP 解决方案还包括 112G、56G、裸片到裸片(D2D)以及先进存储器 IP 解决方案。