1975年，摩尔在IEEE大会发表一篇论文，根据当时的情况，将之前的预测，由每年增加一倍，修正为每两年增加一倍，这就是半导体业界著名的“摩尔定律”。
55年来，半导体产业依循“摩尔定律”，性能以几何级数般的快速发展，造就今日突飞猛进的高科技。
然而目前半导体制程推进到5纳米，已经离“物理极限”愈来愈近，“摩尔定律”的发展进程，恐离“尽头”不远。
为了增加半导体的性能，在制程技术尚未推进到一新节点时，透过先进封装技术，将数种不同制程的“小芯片”（Chiplet），“异构整合”在一起，提升芯片的效能，并且可降低成本。
不同用途的半导体元件，能够使用的最先进半导体制程不尽相同。举例而言，记忆体目前最先进制程为14纳米左右，而逻辑制程已推进到5纳米。
因此在SOC（系统单芯片）中，勉强将不同性能的元件整合在一起，不仅技术复杂，而且无法妥善利用芯片的空间及效能。
为了增加新性能，将新功能的模组勉强整合到芯片，将增加芯片的面积，这对先进制程而言，成本将不符经济原则。在整合型的SOC中，某些模组并不需要最先进的制程，因此将不同性能的模组制成“小芯片”，然后透过先进的封装技术将“小芯片”整合成系统芯片。
早在2012年，台积电就开始利用CoWoS （Chip on Wafer on Substrate）先进3D封装技术，为客户生产FPGA。2014年台积电与海思合作推出全球第一个使用CoWoS封装技术，将3个16纳米芯片整合在一起，具网络功能的单芯片。
让“小芯片”开始吸引大家目光的是AMD（超微）于2019年推出的Zen 2 （又称Ryzen 3000）CPU。Zen 2是使用3个“小芯片”封装而成，其中2个7纳米制程的8核CPU，及1个14纳米制程的I/O（输入/输出）。
AMD从2019年起，全面采用“小芯片”架构技术，因此产品功能全面提升，获得市场好评，销售成绩斐然。
除了AMD外，英特尔也积极发展“小芯片”技术，旗下的Altera的FPGA Stratix 10，是英特尔第一颗采用“小芯片”架构的IC。Stratix中心，是FPGA晶粒（Die）周围有6个“小芯片”，以先进封装异质整合而成。。
赛灵思的Virtex-7 2000T采用4个“小芯片”架构的设计。
人工智能（AI）芯片需要高效能运算功能，并且需整合高频宽记忆体，高速I/O、高速网络等模组，“小芯片”架构是最佳、最具经济效益的设计。
微处理器（MPU）、图形处理器（GPU）以及FPGA是“小芯片”目前最大的应用市场，以微处理器而言，使用“小芯片”架构的产值将由2019年的6.5亿美元，成长到2024年的26亿美元。
从整个半导体市场来看，使用“小芯片”架构的芯片产值，将由2019年的7.8亿美元，成长到2024年的65亿美元。
“小芯片”架构的IC，透过多颗“小芯片”提高每颗IC可容纳电晶体的数量，并且可降低使用先进制程的成本。“小芯片”技术中，不可或缺的先进封装技术，是将来半导体科技发展的重要项目。